div_132.v

来自「一个圣诞彩灯控制芯片的vrilog源代码」· Verilog 代码 · 共 26 行

//divid frequency module----2
module div_132(clk_250k,reset,clk);
parameter number1=132;
input  clk,reset;
output clk_250k;
reg    clk_250k;
reg [7:0] flag;
//initial
    // flag=0;
always @(posedge clk or negedge reset)
if (reset==0)
   flag=8'b00000000;
else
 begin 
     if (flag==number1-1)
          begin
            clk_250k=1'b1;
            flag=8'b00000000;
          end
       else
           begin
              flag=flag+8'b00000001;
              clk_250k=1'b0;
            end
end
endmodule