div_16500.v

来自「一个圣诞彩灯控制芯片的vrilog源代码」· Verilog 代码 · 共 27 行

//divid frequency module----2
module div_16500(clk_2k,reset,clk);
parameter number1=16500;
input  clk,reset;
output clk_2k;
reg    clk_2k;
reg [14:0] flag;
//initial
    // flag=0;

always @(posedge clk or negedge reset)
if (reset==0)
   flag=15'b000000000000000;
else
 begin 
     if (flag==number1-1)
          begin
            clk_2k=1'b1;
            flag=15'b000000000000000;
          end
       else
           begin
              flag=flag+15'b000000000000001;
              clk_2k=1'b0;
            end
end
endmodule