model8.v

来自「一个圣诞彩灯控制芯片的vrilog源代码」· Verilog 代码 · 共 33 行

module model8(l1,l2,l3,l4,clk,reset,en);
    output [1:0] l1,l2,l3,l4;
    input clk,reset,en;
    reg [1:0] l1,l2,l3,l4;
    
    always@(posedge clk or negedge reset)
    begin
      if(reset==1'b0)
        begin
         l1<=2'b00;
         l2<=2'b00;
         l3<=2'b00;
         l4<=2'b00;
        end
      else if(en==1'b1)
             begin
                 l1<=2'b11;
                 l2<=2'b11;
                 l3<=2'b11;
                 l4<=2'b11;
             end
           else
           begin
             l1<=2'b00;
             l2<=2'b00;
             l3<=2'b00;
             l4<=2'b00;
         end
     end
               
endmodule