model6_fast.v

来自「一个圣诞彩灯控制芯片的vrilog源代码」· Verilog 代码 · 共 55 行

 module model6_fast(l1,l2,l3,l4,c,clk,reset,en);
    output [1:0] l1,l2,l3,l4;
    output c;
    input clk,reset,en;
    reg [1:0] l1,l2,l3,l4;
    reg c;
    reg [2:0] i;
     
    //initial
    //   begin
    //        i=0;
    //        l1=0;
    //        l2=0;
    //        l3=0;
    //        l4=0;
    //    end    
    
    always@(posedge clk or negedge reset)
    begin
      if(reset==1'b0)
        begin
         i<=3'b000;
         l1<=2'b00;
         l2<=2'b00;
         l3<=2'b00;
         l4<=2'b00;
         c<=1'b0;
        end    
      else if(en==1'b1)
            begin
              case(i)
                3'd0:begin l1<=2'b01;l2<=2'b01;l3<=2'b01;l4<=2'b01;c<=1'b0;end 
                3'd1:begin l1<=2'b10;l2<=2'b10;l3<=2'b10;l4<=2'b10;c<=1'b0;end 
                3'd2:begin l1<=2'b11;l2<=2'b11;l3<=2'b11;l4<=2'b11;c<=1'b0;end 
                3'd3:begin l1<=2'b10;l2<=2'b10;l3<=2'b10;l4<=2'b10;c<=1'b0;end
                3'd4:begin l1<=2'b01;l2<=2'b01;l3<=2'b01;l4<=2'b01;c<=1'b0;end   
                3'd5:begin l1<=2'b00;l2<=2'b00;l3<=2'b00;l4<=2'b00;c<=1'b1;end        
                default:begin l1<=2'b00;l2<=2'b00;l3<=2'b00;l4<=2'b00;c<=1'b0;end 
              endcase           
              if(i==3'd5)
                i<=3'b000;
              else
                i<=i+3'b001;
            end  
            else 
              begin
                  l1<=2'b00;
                  l2<=2'b00;
                  l3<=2'b00;
                  l4<=2'b00;
                  i<=3'b000;
                  c<=1'b0;
              end
        end
endmodule