rs.v

来自「一个圣诞彩灯控制芯片的vrilog源代码」· Verilog 代码 · 共 15 行

module rs(q,r,s,clk);
input r,s,clk;
output q;
reg q;

always@(posedge clk)
begin
  if(s==1'b1&&r==1'b0)
    q<=1'b1;
  else if(s==1'b0&&r==1'b1)
          q<=1'b0;
       else q<=q;
end

endmodule