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Fitter report for top
Thu Nov 17 10:07:59 2005
Version 5.0 Build 148 04/26/2005 SJ Full Version
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; Table of Contents ;
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1. Legal Notice
2. Fitter Summary
3. Fitter Settings
4. Fitter Device Options
5. Fitter Equations
6. Input Pins
7. Output Pins
8. All Package Pins
9. Control Signals
10. Global & Other Fast Signals
11. Carry Chains
12. Cascade Chains
13. Non-Global High Fan-Out Signals
14. Local Routing Interconnect
15. MegaLAB Interconnect
16. LAB External Interconnect
17. MegaLAB Usage Summary
18. Row Interconnect
19. LAB Column Interconnect
20. ESB Column Interconnect
21. Fitter Resource Usage Summary
22. Fitter Resource Utilization by Entity
23. Delay Chain Summary
24. I/O Bank Usage
25. Pin-Out File
26. Fitter Messages
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; Legal Notice ;
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Copyright (C) 1991-2005 Altera Corporation
Your use of Altera Corporation's design tools, logic functions
and other software and tools, and its AMPP partner logic
functions, and any output files any of the foregoing
(including device programming or simulation files), and any
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without limitation, that your use is for the sole purpose of
programming logic devices manufactured by Altera and sold by
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applicable agreement for further details.
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; Fitter Summary ;
+-----------------------+------------------------------------------+
; Fitter Status ; Successful - Thu Nov 17 10:07:59 2005 ;
; Quartus II Version ; 5.0 Build 148 04/26/2005 SJ Full Version ;
; Revision Name ; top ;
; Top-level Entity Name ; top ;
; Family ; APEX20KE ;
; Device ; EP20K200EFC484-2X ;
; Timing Models ; Final ;
; Total logic elements ; 492 / 8,320 ( 5 % ) ;
; Total pins ; 9 / 376 ( 2 % ) ;
; Total virtual pins ; 0 ;
; Total memory bits ; 0 / 106,496 ( 0 % ) ;
; Total PLLs ; 0 / 2 ( 0 % ) ;
+-----------------------+------------------------------------------+
+------------------------------------------------------------------------------------------------+
; Fitter Settings ;
+------------------------------------------------------+--------------------+--------------------+
; Option ; Setting ; Default Value ;
+------------------------------------------------------+--------------------+--------------------+
; Device ; EP20K200EFC484-2X ; ;
; Fitter Effort ; Standard Fit ; Auto Fit ;
; SignalProbe signals routed during normal compilation ; Off ; Off ;
; Use smart compilation ; Off ; Off ;
; Placement Effort Multiplier ; 1.0 ; 1.0 ;
; Router Effort Multiplier ; 1.0 ; 1.0 ;
; Optimize Timing ; Normal compilation ; Normal compilation ;
; Optimize IOC Register Placement for Timing ; On ; On ;
; Limit to One Fitting Attempt ; Off ; Off ;
; Final Placement Optimizations ; Automatically ; Automatically ;
; Fitter Initial Placement Seed ; 1 ; 1 ;
; Slow Slew Rate ; Off ; Off ;
; PCI I/O ; Off ; Off ;
; Turbo Bit ; On ; On ;
; Auto Global Memory Control Signals ; Off ; Off ;
; Auto Global Clock ; On ; On ;
; Auto Global Output Enable ; On ; On ;
; Auto Global Register Control Signals ; On ; On ;
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+-------------------------------------------------------------------------+
; Fitter Device Options ;
+----------------------------------------------+--------------------------+
; Option ; Setting ;
+----------------------------------------------+--------------------------+
; Enable user-supplied start-up clock (CLKUSR) ; Off ;
; Enable device-wide reset (DEV_CLRn) ; Off ;
; Enable device-wide output enable (DEV_OE) ; Off ;
; Enable INIT_DONE output ; Off ;
; Configuration scheme ; Passive Serial ;
; Reserve all unused pins ; As output driving ground ;
; Base pin-out file on sameframe device ; Off ;
+----------------------------------------------+--------------------------+
+------------------+
; Fitter Equations ;
+------------------+
The equations can be found in D:/colorlight/light_success/simple8/top.fit.eqn.
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins ;
+-------+-------+-------------+--------------+------+---------+--------+--------------+-------------------------+---------------+-----------------+---------------+----------------------+--------------+
; Name ; Pin # ; MegaLAB Row ; MegaLAB Col. ; Col. ; Fan-Out ; Global ; I/O Register ; Use Local Routing Input ; Power Up High ; PCI I/O Enabled ; Single-Pin CE ; FastRow Interconnect ; I/O Standard ;
+-------+-------+-------------+--------------+------+---------+--------+--------------+-------------------------+---------------+-----------------+---------------+----------------------+--------------+
; reset ; Y8 ; -- ; 1 ; 9 ; 189 ; no ; no ; no ; no ; no ; no ; no ; LVTTL ;
; osc ; M16 ; P ; -- ; -- ; 1 ; no ; no ; no ; no ; no ; no ; no ; LVTTL ;
; zc ; L6 ; -- ; -- ; -- ; 1 ; no ; no ; no ; no ; no ; no ; no ; LVTTL ;
; test ; T9 ; -- ; 1 ; 9 ; 1 ; no ; no ; no ; no ; no ; no ; no ; LVTTL ;
; tg ; W9 ; -- ; 1 ; 10 ; 1 ; no ; no ; no ; no ; no ; no ; no ; LVTTL ;
+-------+-------+-------------+--------------+------+---------+--------+--------------+-------------------------+---------------+-----------------+---------------+----------------------+--------------+
+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Output Pins ;
+------+-------+-------------+--------------+------+--------------+--------------------------+---------------+----------------+-----------------+---------------+---------------+------------+---------------+--------------+
; Name ; Pin # ; MegaLAB Row ; MegaLAB Col. ; Col. ; I/O Register ; Use Local Routing Output ; Power Up High ; Slow Slew Rate ; PCI I/O Enabled ; Single-Pin OE ; Single-Pin CE ; Open Drain ; TRI Primitive ; I/O Standard ;
+------+-------+-------------+--------------+------+--------------+--------------------------+---------------+----------------+-----------------+---------------+---------------+------------+---------------+--------------+
; l1 ; T22 ; Q ; -- ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL ;
; l2 ; T20 ; Q ; -- ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL ;
; l3 ; T21 ; Q ; -- ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL ;
; l4 ; P1 ; R ; -- ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL ;
+------+-------+-------------+--------------+------+--------------+--------------------------+---------------+----------------+-----------------+---------------+---------------+------------+---------------+--------------+
+-----------------------------------+
; All Package Pins ;
+-------+------------+--------------+
; Pin # ; Usage ; I/O Standard ;
+-------+------------+--------------+
; A1 ; GND ; ;
; A2 ; GND* ; ;
; A3 ; GND* ; ;
; A4 ; GND* ; ;
; A5 ; GND* ; ;
; A6 ; GND* ; ;
; A7 ; GND* ; ;
; A8 ; GND* ; ;
; A9 ; NC ; ;
; A10 ; NC ; ;
; A11 ; GND ; ;
; A12 ; NC ; ;
; A13 ; NC ; ;
; A14 ; NC ; ;
; A15 ; GND* ; ;
; A16 ; GND* ; ;
; A17 ; GND* ; ;
; A18 ; GND* ; ;
; A19 ; GND* ; ;
; A20 ; GND* ; ;
; A21 ; GND* ; ;
; A22 ; GND ; ;
; B1 ; VCC_INT ; ;
; B2 ; GND ; ;
; B3 ; GND* ; ;
; B4 ; GND* ; ;
; B5 ; GND* ; ;
; B6 ; GND* ; ;
; B7 ; GND* ; ;
; B8 ; GND* ; ;
; B9 ; GND* ; ;
; B10 ; GND* ; ;
; B11 ; GND* ; ;
; B12 ; GND* ; ;
; B13 ; GND* ; ;
; B14 ; GND* ; ;
; B15 ; GND* ; ;
; B16 ; GND* ; ;
; B17 ; GND* ; ;
; B18 ; GND* ; ;
; B19 ; GND* ; ;
; B20 ; GND* ; ;
; B21 ; GND ; ;
; B22 ; VCC_INT ; ;
; C1 ; GND* ; ;
; C2 ; GND* ; ;
; C3 ; GND* ; ;
; C4 ; GND* ; ;
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