add16_adv.cr.mti

来自「在ISE下用verilog开发的16位进位现行加法器」· MTI 代码 · 共 16 行

F:/verilog/add16_adv/add16_adv.v {1 {vlog -work work -vopt F:/verilog/add16_adv/add16_adv.v
QuestaSim vlog 6.2b Compiler 2006.07 Jul 31 2006
-- Compiling module add16_adv

Top level modules:
	add16_adv

} {} {}} F:/verilog/add16_adv/testbench.v {1 {vlog -work work -vopt F:/verilog/add16_adv/testbench.v
QuestaSim vlog 6.2b Compiler 2006.07 Jul 31 2006
-- Compiling module testbench

Top level modules:
	testbench

} {} {}}