test_ad.bdf

数字示波器的FPGA实现 VHDL编写 Quartus7.1测试通过

	(pt 312 368)
)
(connector
	(text "CLK" (rect 288 336 312 352)(font "Arial" (font_size 8)))
	(pt 280 352)
	(pt 312 352)
)
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	(bus)
)
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)
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)
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	(bus)
)
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	(pt 520 848)
)
(connector
	(text "CLR" (rect 520 848 544 864)(font "Arial" (font_size 8)))
	(pt 544 864)
	(pt 520 864)
)
(connector
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	(pt 728 776)
	(bus)
)
(connector
	(text "CLK" (rect 960 352 984 368)(font "Arial" (font_size 8)))
	(pt 984 368)
	(pt 960 368)
)
(connector
	(text "CLK" (rect 960 368 984 384)(font "Arial" (font_size 8)))
	(pt 984 384)
	(pt 960 384)
)
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	(bus)
)
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	(bus)
)
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	(pt 400 520)
	(pt 448 520)
)
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	(text "CLK" (rect 216 504 240 520)(font "Arial" (font_size 8)))
	(pt 200 520)
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)
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)
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)
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	(pt 840 304)
	(bus)
)
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	(pt 840 288)
	(bus)
)
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	(pt 840 320)
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)
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	(pt 896 320)
	(pt 984 320)
)
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	(pt 608 368)
	(bus)
)
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	(text "CLK" (rect 632 272 656 288)(font "Arial" (font_size 8)))
	(pt 616 288)
	(pt 656 288)
)
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	(pt 608 352)
	(pt 656 352)
	(bus)
)
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	(pt 640 440)
)
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	(pt 640 336)
)
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)
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	(pt 624 400)
	(pt 624 304)
)
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	(pt 624 304)
)
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	(bus)
)
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)
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	(pt 1264 328)
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)
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	(pt 1312 344)
	(bus)
)
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	(bus)
)
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	(bus)
)
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)
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	(bus)
)
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)
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	(pt 240 800)
)
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	(pt 240 816)
)
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)
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	(bus)
)
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	(pt 208 768)
	(pt 240 768)
	(bus)
)
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	(text "CLK" (rect 216 816 240 832)(font "Arial" (font_size 8)))
	(pt 200 832)
	(pt 240 832)
)
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	(pt 240 848)
	(bus)
)
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)
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	(text "CLR" (rect 400 784 424 800)(font "Arial" (font_size 8)))
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	(pt 424 800)
)
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)
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	(pt 400 896)
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)
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	(pt 488 896)
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)
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)
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	(bus)
)
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	(pt 528 320)
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	(pt 344 648)
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	(pt 448 560)
	(pt 304 560)
)
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)
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	(text "CLR" (rect 968 800 992 816)(font "Arial" (font_size 8)))
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	(pt 992 816)
)
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)
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	(bus)
)
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	(pt 856 552)
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)
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)
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)
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	(pt 704 864)
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	(bus)
)
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)
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	(pt 856 552)
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)
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	(pt 640 440)
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