c.v

来自「多发法定阿凡阿道夫埃罚罚 埃担罚大多发叮罚罚多发」· Verilog 代码 · 共 9 行

V
9
字号
module stmt_test;wire a;reg b;initial b = a;always @(posedge a)if(a)b = a;endmodule

⌨️ 快捷键说明

复制代码Ctrl + C
搜索代码Ctrl + F
全屏模式F11
增大字号Ctrl + =
减小字号Ctrl + -
显示快捷键?