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来自「多发法定阿凡阿道夫埃罚罚 埃担罚大多发叮罚罚多发」· Verilog 代码 · 共 7 行

module test_adder({out,in});
   output[3:1] out;
   wire[3:1] out;
   input in;
   and (out[1],in1,in2);
endmodule