b.v

来自「多发法定阿凡阿道夫埃罚罚 埃担罚大多发叮罚罚多发」· Verilog 代码 · 共 7 行

module test_adder(out);
   // test a 2 bit adder 
   output out;
   wire out;
   and (out,in1,in2);
endmodule