c.v

来自「多发法定阿凡阿道夫埃罚罚 埃担罚大多发叮罚罚多发」· Verilog 代码 · 共 8 行

module expr_test;
wire a;
reg [2:1] b;
assign a = b[2] +1;
time t;
initial t = $time;
endmodule