ms_clock.v

来自「FPGA verilog」· Verilog 代码 · 共 22 行

V
22 行
字号 
module MS_Clock
	(
		CLK,
		MS_Single
	);

	input	CLK;
	output	MS_Single;

	reg		MS_Single;
	
	reg		[16:0] 	Counter;

	always @(posedge CLK)
	begin
		if (Counter==16'd10000)
			MS_Single <= 1'b1;
		else
			MS_Single <= 1'b0;
	end
endmodule

ms_clock.v - 源码说明

本页面展示了「FPGA verilog」中的 ms_clock.v 源码文件，采用 Verilog 编程语言编写，共 22 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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