pulse.v

来自「FPGA verilog」· Verilog 代码 · 共 27 行

V
27 行
字号 
module Pulse
	(
		CLK,
		Trigger,
		PulseOut
	);

	input	CLK;
	input	Trigger;
	output	PulseOut;
	
	reg		Q1,Q2;
	
	assign PulseOut =Q1&(~Q2);
	
	always @(negedge CLK)
	begin
		Q1 <= Trigger;
	end
	
	always @(negedge CLK)
	begin
		Q2 <= Q1;
	end
	
endmodule

pulse.v - 源码说明

本页面展示了「FPGA verilog」中的 pulse.v 源码文件，采用 Verilog 编程语言编写，共 27 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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