badd_4.v

来自「VerilogHDL_advanced_digital_design_code_」· Verilog 代码 · 共 10 行

10 行

module badd_4 (Sum, C_out, A, B, C_in);
  output 	[3: 0] 	Sum;
  output 		C_out;
  input 	[3: 0] 	A, B;
  input 		C_in;

  assign {C_out, Sum} = A + B + C_in;
endmodule

badd_4.v - 源码说明

本页面展示了「VerilogHDL_advanced_digital_design_code_Ch6 Verilog HDL 高级数字设计源码ch6」中的 badd_4.v 源码文件，采用 Verilog 编程语言编写，共 10 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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