mux_logic.v

来自「VerilogHDL_advanced_digital_design_code_」· Verilog 代码 · 共 9 行

9 行

module mux_logic (y, select, sig_G, sig_max, sig_a, sig_b);
  output 		y;
  input   		select, sig_G, sig_max, sig_a, sig_b;

  assign y = (select == 1) || (sig_G ==1) || (sig_max == 0) ? sig_a : sig_b; 
		 
endmodule

mux_logic.v - 源码说明

本页面展示了「VerilogHDL_advanced_digital_design_code_Ch6 Verilog HDL 高级数字设计源码ch6」中的 mux_logic.v 源码文件，采用 Verilog 编程语言编写，共 9 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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