📄 shiftreg.fit.rpt
字号:
; MegaLAB Name ; Total Cells ; MegaLAB Interconnect ; Column Fast Interconnect Driving In ; Column Fast Interconnect Driving Out ; Row Fast Interconnect Driving In ; Row Fast Interconnect Driving Out ; Fan-In ; Fan-Out ; Local Interconnect ; LAB External Interconnect ; Control Signals ;
+--------------+------------------+----------------------+-------------------------------------+--------------------------------------+----------------------------------+-----------------------------------+--------+---------+--------------------+---------------------------+-----------------+
; A1 ; 4 / 100 ( 4 % ) ; 2 ; 0 ; 0 ; 1 ; 0 ; 2 ; 4 ; 5 ; 2 ; 1 ;
; A2 ; 0 / 100 ( 0 % ) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ;
; B1 ; 0 / 100 ( 0 % ) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ;
; B2 ; 0 / 100 ( 0 % ) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ;
; C1 ; 0 / 100 ( 0 % ) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ;
; C2 ; 0 / 100 ( 0 % ) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ;
; D1 ; 0 / 100 ( 0 % ) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ;
; D2 ; 0 / 100 ( 0 % ) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ;
; E1 ; 0 / 100 ( 0 % ) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ;
; E2 ; 0 / 100 ( 0 % ) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ;
; F1 ; 0 / 100 ( 0 % ) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ;
; F2 ; 0 / 100 ( 0 % ) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ;
+--------------+------------------+----------------------+-------------------------------------+--------------------------------------+----------------------------------+-----------------------------------+--------+---------+--------------------+---------------------------+-----------------+
+------------------------------------------------------------------------------+
; Row Interconnect ;
+-------------------------------------------------------------------------------
; Row ; Interconnect Available ; Interconnect Used ; Half Interconnect Used ;
+-------+------------------------+--------------------+------------------------+
; A ; 100 ; 1 / 100 ( 1 % ) ; 0 / 200 ( 0 % ) ;
; B ; 100 ; 0 / 100 ( 0 % ) ; 0 / 200 ( 0 % ) ;
; C ; 100 ; 0 / 100 ( 0 % ) ; 0 / 200 ( 0 % ) ;
; D ; 100 ; 0 / 100 ( 0 % ) ; 0 / 200 ( 0 % ) ;
; E ; 100 ; 0 / 100 ( 0 % ) ; 0 / 200 ( 0 % ) ;
; F ; 100 ; 0 / 100 ( 0 % ) ; 0 / 200 ( 0 % ) ;
; Total ; 600 ; 1 / 600 ( < 1 % ) ; 0 / 1200 ( 0 % ) ;
+-------+------------------------+--------------------+------------------------+
+-------------------------------------------------------------------------------------------+
; LAB Column Interconnect ;
+--------------------------------------------------------------------------------------------
; MegaLAB Col. ; Col. ; Interconnect Available ; Interconnect Used ; Half Interconnect Used ;
+--------------+------+------------------------+-------------------+------------------------+
; 1 ; 1 ; 80 ; 0 / 80 ( 0 % ) ; 0 / 160 ( 0 % ) ;
; 1 ; 2 ; 80 ; 0 / 80 ( 0 % ) ; 0 / 160 ( 0 % ) ;
; 1 ; 3 ; 80 ; 0 / 80 ( 0 % ) ; 0 / 160 ( 0 % ) ;
; 1 ; 4 ; 80 ; 0 / 80 ( 0 % ) ; 0 / 160 ( 0 % ) ;
; 1 ; 5 ; 80 ; 0 / 80 ( 0 % ) ; 0 / 160 ( 0 % ) ;
; 1 ; 6 ; 80 ; 0 / 80 ( 0 % ) ; 0 / 160 ( 0 % ) ;
; 1 ; 7 ; 80 ; 0 / 80 ( 0 % ) ; 0 / 160 ( 0 % ) ;
; 1 ; 8 ; 80 ; 0 / 80 ( 0 % ) ; 0 / 160 ( 0 % ) ;
; 1 ; 9 ; 80 ; 0 / 80 ( 0 % ) ; 0 / 160 ( 0 % ) ;
; 1 ; 10 ; 80 ; 0 / 80 ( 0 % ) ; 0 / 160 ( 0 % ) ;
; 1 ; 11 ; 80 ; 0 / 80 ( 0 % ) ; 0 / 160 ( 0 % ) ;
; 2 ; 1 ; 80 ; 0 / 80 ( 0 % ) ; 0 / 160 ( 0 % ) ;
; 2 ; 2 ; 80 ; 0 / 80 ( 0 % ) ; 0 / 160 ( 0 % ) ;
; 2 ; 3 ; 80 ; 0 / 80 ( 0 % ) ; 0 / 160 ( 0 % ) ;
; 2 ; 4 ; 80 ; 0 / 80 ( 0 % ) ; 0 / 160 ( 0 % ) ;
; 2 ; 5 ; 80 ; 0 / 80 ( 0 % ) ; 0 / 160 ( 0 % ) ;
; 2 ; 6 ; 80 ; 0 / 80 ( 0 % ) ; 0 / 160 ( 0 % ) ;
; 2 ; 7 ; 80 ; 0 / 80 ( 0 % ) ; 0 / 160 ( 0 % ) ;
; 2 ; 8 ; 80 ; 0 / 80 ( 0 % ) ; 0 / 160 ( 0 % ) ;
; 2 ; 9 ; 80 ; 0 / 80 ( 0 % ) ; 0 / 160 ( 0 % ) ;
; 2 ; 10 ; 80 ; 0 / 80 ( 0 % ) ; 0 / 160 ( 0 % ) ;
; 2 ; 11 ; 80 ; 0 / 80 ( 0 % ) ; 0 / 160 ( 0 % ) ;
; Total ; ; 1760 ; 0 / 1760 ( 0 % ) ; 0 / 3520 ( 0 % ) ;
+--------------+------+------------------------+-------------------+------------------------+
+-----------------------------------------------------------------------------+
; ESB Column Interconnect ;
+------------------------------------------------------------------------------
; Col. ; Interconnect Available ; Interconnect Used ; Half Interconnect Used ;
+-------+------------------------+-------------------+------------------------+
; 0 ; 128 ; 0 / 128 ( 0 % ) ; 0 / 256 ( 0 % ) ;
; 1 ; 128 ; 0 / 128 ( 0 % ) ; 0 / 256 ( 0 % ) ;
; Total ; 256 ; 0 / 256 ( 0 % ) ; 0 / 512 ( 0 % ) ;
+-------+------------------------+-------------------+------------------------+
+----------------------------------------------------+
; Fitter Resource Usage Summary ;
+-----------------------------------------------------
; Resource ; Usage ;
+------------------------------+---------------------+
; Logic cells ; 4 / 1,200 ( < 1 % ) ;
; Registers ; 4 / 1,200 ( < 1 % ) ;
; Logic cells in carry chains ; 0 ;
; User inserted logic cells ; 0 ;
; I/O pins ; 6 / 92 ( 6 % ) ;
; -- Clock pins ; 0 ;
; -- Dedicated input pins ; 0 / 4 ( 0 % ) ;
; Global signals ; 1 ;
; ESBs ; 0 / 12 ( 0 % ) ;
; Macrocells ; 0 / 192 ( 0 % ) ;
; ESB pterm bits used ; 0 / 24,576 ( 0 % ) ;
; ESB CAM bits used ; 0 / 24,576 ( 0 % ) ;
; Total memory bits ; 0 / 24,576 ( 0 % ) ;
; Total RAM block bits ; 0 / 24,576 ( 0 % ) ;
; FastRow interconnects ; 0 / 120 ( 0 % ) ;
; Maximum fan-out node ; clk ;
; Maximum fan-out ; 4 ;
; Total fan-out ; 12 ;
; Average fan-out ; 1.20 ;
+------------------------------+---------------------+
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Utilization by Entity ;
+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------
; Compilation Hierarchy Node ; Logic Cells ; Registers ; Memory Bits ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Full Hierarchy Name ;
+----------------------------+-------------+-----------+-------------+------+--------------+--------------+-------------------+------------------+-----------------+---------------------+
; |shiftreg ; 4 (4) ; 4 ; 0 ; 6 ; 0 ; 0 (0) ; 4 (4) ; 0 (0) ; 0 (0) ; |shiftreg ;
+----------------------------+-------------+-----------+-------------+------+--------------+--------------+-------------------+------------------+-----------------+---------------------+
+-------------------------------------------------------------------------------------------------------------+
; Delay Chain Summary ;
+--------------------------------------------------------------------------------------------------------------
; Name ; Pin Type ; Pad to Core ; Pad to Input Register ; Core to Output Register ; Core to CE Register ; TCO ;
+------+----------+-------------+-----------------------+-------------------------+---------------------+-----+
; Di ; Input ; ON ; OFF ; OFF ; OFF ; OFF ;
; clk ; Input ; OFF ; OFF ; OFF ; OFF ; OFF ;
; Q[3] ; Output ; OFF ; OFF ; OFF ; OFF ; OFF ;
; Q[2] ; Output ; OFF ; OFF ; OFF ; OFF ; OFF ;
; Q[1] ; Output ; OFF ; OFF ; OFF ; OFF ; OFF ;
; Q[0] ; Output ; OFF ; OFF ; OFF ; OFF ; OFF ;
+------+----------+-------------+-----------------------+-------------------------+---------------------+-----+
+----------------------------+
; I/O Bank Usage ;
+-----------------------------
; I/O Bank ; Usage ;
+----------+-----------------+
; 1 ; 4 / 15 ( 26 % ) ;
; 2 ; 0 / 13 ( 0 % ) ;
; 3 ; 1 / 11 ( 9 % ) ;
; 4 ; 0 / 12 ( 0 % ) ;
; 5 ; 0 / 14 ( 0 % ) ;
; 6 ; 0 / 12 ( 0 % ) ;
; 7 ; 0 / 6 ( 0 % ) ;
; 8 ; 1 / 9 ( 11 % ) ;
+----------+-----------------+
+---------------+
; Pin-Out File ;
+---------------+
The pin-out file can be found in d:/lyp/shiftreg/shiftreg.pin.
+------------------+
; Fitter Messages ;
+------------------+
Info: *******************************************************************
Info: Running Quartus II Fitter
Info: Version 4.0 Build 214 3/25/2004 Service Pack 1 SJ Web Edition
Info: Processing started: Fri Aug 13 16:27:18 2004
Info: Command: quartus_fit --lower_priority --import_settings_files=off --export_settings_files=off shiftreg -c shiftreg
Info: Automatically selected device EP20K30ETC144-1 for design shiftreg
Warning: Feature SignalProbe is not available with your current license
Info: Timing requirements not specified -- optimizing all clocks equally to maximize operation frequency
Info: Promoted cell clk to global signal automatically
Info: Started fitting attempt 1 on Fri Aug 13 2004 at 16:27:27
Info: Fitter placement preparation operations beginning
Info: Fitter placement preparation operations ending: elapsed time = 0 seconds
Info: Fitter placement operations beginning
Info: Fitter placement was successful
Info: Design requires the following device routing resources:
Info: Overall column FastTrack interconnect = 0%
Info: Overall row FastTrack interconnect = 0%
Info: Maximum column FastTrack interconnect = 0%
Info: Maximum row FastTrack interconnect = 1%
Info: Estimated most critical path is register to register delay of 0.938 ns
Info: 1: + IC(0.000 ns) + CELL(0.161 ns) = 0.161 ns; Loc. = LAB_2_A1; Fanout = 2; REG Node = 'Q[3]~reg0'
Info: 2: + IC(0.246 ns) + CELL(0.531 ns) = 0.938 ns; Loc. = LAB_2_A1; Fanout = 2; REG Node = 'Q[2]~reg0'
Info: Total cell delay = 0.692 ns ( 73.77 % )
Info: Total interconnect delay = 0.246 ns ( 26.23 % )
Info: Fitter placement operations ending: elapsed time = 0 seconds
Info: Fitter routing operations beginning
Info: Fitter routing operations ending: elapsed time = 2 seconds
Info: Quartus II Fitter was successful. 0 errors, 1 warning
Info: Processing ended: Fri Aug 13 16:27:38 2004
Info: Elapsed time: 00:00:19
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