phase_detector_top.hier_info

使用virlog语言编写的一个 锁相环的程序。可直接在cpld中应用。

|phase_detector_top
clk_10m => clk_10m~0.IN1
clk_13_75m => clk_13_75m~0.IN1
txenable_in => txenable_out.DATAIN
adreset_fpga => adreset.DATAIN
oe => ~NO_FANOUT~
rst => rst~0.IN2
out_u <= phase_detector:pha_dec.out_u
out_d <= phase_detector:pha_dec.out_d
txenable_out <= txenable_in.DB_MAX_OUTPUT_PORT_TYPE
dpd <= <GND>
adreset <= adreset_fpga.DB_MAX_OUTPUT_PORT_TYPE
clk_10m_out <= clk_10m~0.DB_MAX_OUTPUT_PORT_TYPE
pll502[0] <= <VCC>
pll502[1] <= <GND>
pll502[2] <= <VCC>
pll502[3] <= <VCC>
dsp_nrst <= fan1.DB_MAX_OUTPUT_PORT_TYPE
brd_rst_led <= rst~0.DB_MAX_OUTPUT_PORT_TYPE
aes_nrst <= fan1.DB_MAX_OUTPUT_PORT_TYPE
db_e1hrrst <= fan1.DB_MAX_OUTPUT_PORT_TYPE
svs_nrst <= fan1.DB_MAX_OUTPUT_PORT_TYPE
flash_nrst <= fan1.DB_MAX_OUTPUT_PORT_TYPE
fpga_rst <= fan1.DB_MAX_OUTPUT_PORT_TYPE
q_10m <= fq_divider:fq_divider_10m.q
q_13_75m <= fq_divider:fq_divider_13_75m.q
clk_13_75m_out <= clk_13_75m~0.DB_MAX_OUTPUT_PORT_TYPE


|phase_detector_top|fq_divider:fq_divider_10m
clk => cnt[8].CLK
clk => cnt[7].CLK
clk => cnt[6].CLK
clk => cnt[5].CLK
clk => cnt[4].CLK
clk => cnt[3].CLK
clk => cnt[2].CLK
clk => cnt[1].CLK
clk => cnt[0].CLK
clk => q~reg0.CLK
clk => cnt[9].CLK
clrn => cnt[8].ACLR
clrn => cnt[7].ACLR
clrn => cnt[6].ACLR
clrn => cnt[5].ACLR
clrn => cnt[4].ACLR
clrn => cnt[3].ACLR
clrn => cnt[2].ACLR
clrn => cnt[1].ACLR
clrn => cnt[0].ACLR
clrn => cnt[9].ACLR
ena => cnt[8].ENA
ena => cnt[7].ENA
ena => cnt[6].ENA
ena => cnt[5].ENA
ena => cnt[4].ENA
ena => cnt[3].ENA
ena => cnt[2].ENA
ena => cnt[1].ENA
ena => cnt[0].ENA
ena => cnt[9].ENA
q <= q~reg0.DB_MAX_OUTPUT_PORT_TYPE


|phase_detector_top|fq_divider:fq_divider_13_75m
clk => cnt[8].CLK
clk => cnt[7].CLK
clk => cnt[6].CLK
clk => cnt[5].CLK
clk => cnt[4].CLK
clk => cnt[3].CLK
clk => cnt[2].CLK
clk => cnt[1].CLK
clk => cnt[0].CLK
clk => q~reg0.CLK
clk => cnt[9].CLK
clrn => cnt[8].ACLR
clrn => cnt[7].ACLR
clrn => cnt[6].ACLR
clrn => cnt[5].ACLR
clrn => cnt[4].ACLR
clrn => cnt[3].ACLR
clrn => cnt[2].ACLR
clrn => cnt[1].ACLR
clrn => cnt[0].ACLR
clrn => cnt[9].ACLR
ena => cnt[8].ENA
ena => cnt[7].ENA
ena => cnt[6].ENA
ena => cnt[5].ENA
ena => cnt[4].ENA
ena => cnt[3].ENA
ena => cnt[2].ENA
ena => cnt[1].ENA
ena => cnt[0].ENA
ena => cnt[9].ENA
q <= q~reg0.DB_MAX_OUTPUT_PORT_TYPE


|phase_detector_top|phase_detector:pha_dec
clka => nand1.IN1
clkb => nand4.IN1
out_d <= nand9.DB_MAX_OUTPUT_PORT_TYPE