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VHDL/FPGA/Verilog
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使用virlog语言编写的一个 锁相环的程序。可直接在cpl
使用virlog语言编写的一个 锁相环的程序。可直接在cpld中应用。
VHDL/FPGA/Verilog
226 K
103 次下载
2013-12-24
资源详细信息
文件格式
压缩包
文件大小
226 K
资源分类
VHDL/FPGA/Verilog
上传者
qingmei_changle
发布时间
2013-12-24 02:14
下载统计
103
次
所需积分
2 积分
使用virlog语言编写的一个 锁相环的程序。可直接在cpld中应用。 - 资源详细说明
使用virlog语言编写的一个 锁相环的程序。可直接在cpld中应用。
使用virlog语言编写的一个 锁相环的程序。可直接在cpld中应用。 - 源码文件列表
本资源包含 82 个源码文件
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1
phase_detector_top.fit.summary
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2
phase_detector_top.tan.rpt
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3
fq_divider.hif
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4
phase_detector_top.asm.rpt
查看源码
5
fq_divider.v
查看源码
6
phase_detector_top.pin
查看源码
7
phase_detector_top.fit.rpt
查看源码
8
phase_detector_top.tan.summary
查看源码
9
phase_detector.acf
查看源码
10
phase_detector_top.qpf
查看源码
11
phase_detector_top.done
查看源码
12
fq_divider.acf
查看源码
13
phase_detector_top.cdf
查看源码
14
phase_detector_top.v
查看源码
15
phase_detector_top_assignment_defaults.qdf
查看源码
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