📄 phase_detector_top.fit.rpt
字号:
; -- synchronous clear/load mode ; 22 ;
; -- asynchronous clear/load mode ; 20 ;
; ; ;
; Total LABs ; 5 / 24 ( 21 % ) ;
; Logic elements in carry chains ; 20 ;
; User inserted logic elements ; 0 ;
; Virtual pins ; 0 ;
; I/O pins ; 26 / 80 ( 33 % ) ;
; -- Clock pins ; 2 ;
; Global signals ; 3 ;
; UFM blocks ; 0 / 1 ( 0 % ) ;
; Global clocks ; 3 / 4 ( 75 % ) ;
; Maximum fan-out node ; rst ;
; Maximum fan-out ; 29 ;
; Highest non-global fan-out signal ; fq_divider:fq_divider_10m|cnt~195 ;
; Highest non-global fan-out ; 10 ;
; Total fan-out ; 191 ;
; Average fan-out ; 2.89 ;
+---------------------------------------------+-----------------------------------+
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; LogicLock Region Resource Usage ;
+------------------+--------+-------+--------+-------------+--------------+------------+-------+--------------+--------------+-------------------+------------------+-----------------+------------+
; LogicLock Region ; Origin ; Width ; Height ; Logic Cells ; LC Registers ; UFM Blocks ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Packed LCs ;
+------------------+--------+-------+--------+-------------+--------------+------------+-------+--------------+--------------+-------------------+------------------+-----------------+------------+
; Region_0 ; X2_Y1 ; 1 ; 1 ; 6 (6) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; 6 (6) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ;
; Region_2 ; X4_Y4 ; 2 ; 1 ; 16 (16) ; 11 (11) ; 0 (0) ; 0 (0) ; 0 (0) ; 5 (5) ; 0 (0) ; 11 (11) ; 10 (10) ; 0 (0) ;
; Region_3 ; X4_Y3 ; 2 ; 1 ; 14 (14) ; 11 (11) ; 0 (0) ; 0 (0) ; 0 (0) ; 3 (3) ; 0 (0) ; 11 (11) ; 10 (10) ; 0 (0) ;
+------------------+--------+-------+--------+-------------+--------------+------------+-------+--------------+--------------+-------------------+------------------+-----------------+------------+
+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins ;
+--------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+-----------------+----------+--------------+--------------+----------------------+
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Location assigned by ;
+--------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+-----------------+----------+--------------+--------------+----------------------+
; adreset_fpga ; 51 ; 1 ; 7 ; 0 ; 0 ; 1 ; 0 ; no ; no ; no ; Off ; LVTTL ; User ;
; clk_10m ; 12 ; 1 ; 1 ; 3 ; 3 ; 16 ; 0 ; yes ; no ; no ; Off ; LVTTL ; User ;
; clk_13_75m ; 14 ; 1 ; 1 ; 2 ; 0 ; 12 ; 0 ; yes ; no ; no ; Off ; LVTTL ; User ;
; oe ; 82 ; 2 ; 6 ; 5 ; 1 ; 0 ; 0 ; no ; no ; no ; Off ; LVTTL ; User ;
; rst ; 27 ; 1 ; 2 ; 0 ; 2 ; 29 ; 0 ; yes ; no ; no ; Off ; LVTTL ; User ;
; txenable_in ; 52 ; 2 ; 8 ; 1 ; 4 ; 1 ; 0 ; no ; no ; no ; Off ; LVTTL ; User ;
+--------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+-----------------+----------+--------------+--------------+----------------------+
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Output Pins ;
+----------------+-------+----------+--------------+--------------+-------------+-----------------+----------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+------------------------+----------------------+-------+
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Output Register ; Slow Slew Rate ; PCI I/O Enabled ; Open Drain ; TRI Primitive ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Fast Output Connection ; Location assigned by ; Load ;
+----------------+-------+----------+--------------+--------------+-------------+-----------------+----------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+------------------------+----------------------+-------+
; adreset ; 3 ; 1 ; 1 ; 4 ; 1 ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 16mA ; no ; User ; 10 pF ;
; aes_nrst ; 39 ; 1 ; 5 ; 0 ; 3 ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 16mA ; no ; User ; 10 pF ;
; brd_rst_led ; 28 ; 1 ; 2 ; 0 ; 1 ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 16mA ; no ; User ; 10 pF ;
; clk_10m_out ; 48 ; 1 ; 6 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 16mA ; no ; User ; 10 pF ;
; clk_13_75m_out ; 88 ; 2 ; 5 ; 5 ; 3 ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 16mA ; no ; User ; 10 pF ;
; db_e1hrrst ; 38 ; 1 ; 4 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 16mA ; no ; User ; 10 pF ;
; dpd ; 100 ; 2 ; 2 ; 5 ; 2 ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 16mA ; no ; User ; 10 pF ;
; dsp_nrst ; 36 ; 1 ; 4 ; 0 ; 2 ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 16mA ; no ; User ; 10 pF ;
; flash_nrst ; 34 ; 1 ; 3 ; 0 ; 1 ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 16mA ; no ; User ; 10 pF ;
; fpga_rst ; 47 ; 1 ; 6 ; 0 ; 1 ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 16mA ; no ; User ; 10 pF ;
; out_d ; 16 ; 1 ; 1 ; 2 ; 2 ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 16mA ; no ; User ; 10 pF ;
; out_u ; 26 ; 1 ; 2 ; 0 ; 3 ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 16mA ; no ; User ; 10 pF ;
; pll502[0] ; 20 ; 1 ; 1 ; 1 ; 2 ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 16mA ; no ; User ; 10 pF ;
; pll502[1] ; 19 ; 1 ; 1 ; 1 ; 1 ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 16mA ; no ; User ; 10 pF ;
; pll502[2] ; 18 ; 1 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 16mA ; no ; User ; 10 pF ;
; pll502[3] ; 17 ; 1 ; 1 ; 2 ; 3 ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 16mA ; no ; User ; 10 pF ;
; q_10m ; 74 ; 2 ; 8 ; 4 ; 0 ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 16mA ; no ; User ; 10 pF ;
; q_13_75m ; 75 ; 2 ; 7 ; 5 ; 0 ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 16mA ; no ; User ; 10 pF ;
; svs_nrst ; 37 ; 1 ; 4 ; 0 ; 1 ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 16mA ; no ; User ; 10 pF ;
; txenable_out ; 97 ; 2 ; 3 ; 5 ; 3 ; no ; no ; no ; no ; no ; no ; Off ; LVTTL ; 16mA ; no ; User ; 10 pF ;
+----------------+-------+----------+--------------+--------------+-------------+-----------------+----------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+------------------------+----------------------+-------+
+------------------------------------------------------------+
; I/O Bank Usage ;
+----------+------------------+---------------+--------------+
; I/O Bank ; Usage ; VCCIO Voltage ; VREF Voltage ;
+----------+------------------+---------------+--------------+
; 1 ; 19 / 38 ( 50 % ) ; 3.3V ; -- ;
; 2 ; 7 / 42 ( 17 % ) ; 3.3V ; -- ;
+----------+------------------+---------------+--------------+
+----------------------------------------------------------------------------------------------------------------------------------------------+
; All Package Pins ;
+----------+------------+----------+----------------+--------+--------------+---------+------------+-----------------+----------+--------------+
; Location ; Pad Number ; I/O Bank ; Pin Name/Usage ; Dir. ; I/O Standard ; Voltage ; I/O Type ; User Assignment ; Bus Hold ; Weak Pull Up ;
+----------+------------+----------+----------------+--------+--------------+---------+------------+-----------------+----------+--------------+
; 1 ; 83 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 2 ; 0 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 3 ; 1 ; 1 ; adreset ; output ; LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 4 ; 2 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 5 ; 3 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 6 ; 4 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 7 ; 5 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 8 ; 6 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 9 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 10 ; ; ; GNDIO ; gnd ; ; ; -- ; ; -- ; -- ;
; 11 ; ; ; GNDINT ; gnd ; ; ; -- ; ; -- ; -- ;
; 12 ; 7 ; 1 ; clk_10m ; input ; LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 13 ; ; ; VCCINT ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 14 ; 8 ; 1 ; clk_13_75m ; input ; LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 15 ; 9 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 16 ; 10 ; 1 ; out_d ; output ; LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 17 ; 11 ; 1 ; pll502[3] ; output ; LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 18 ; 12 ; 1 ; pll502[2] ; output ; LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 19 ; 13 ; 1 ; pll502[1] ; output ; LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 20 ; 14 ; 1 ; pll502[0] ; output ; LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 21 ; 15 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 22 ; 16 ; 1 ; #TMS ; input ; ; ; -- ; ; -- ; -- ;
; 23 ; 17 ; 1 ; #TDI ; input ; ; ; -- ; ; -- ; -- ;
; 24 ; 18 ; 1 ; #TCK ; input ; ; ; -- ; ; -- ; -- ;
; 25 ; 19 ; 1 ; #TDO ; output ; ; ; -- ; ; -- ; -- ;
; 26 ; 20 ; 1 ; out_u ; output ; LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 27 ; 21 ; 1 ; rst ; input ; LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 28 ; 22 ; 1 ; brd_rst_led ; output ; LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 29 ; 23 ; 1 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 30 ; 24 ; 1 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 31 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 32 ; ; ; GNDIO ; gnd ; ; ; -- ; ; -- ; -- ;
; 33 ; 25 ; 1 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 34 ; 26 ; 1 ; flash_nrst ; output ; LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 35 ; 27 ; 1 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 36 ; 28 ; 1 ; dsp_nrst ; output ; LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 37 ; 29 ; 1 ; svs_nrst ; output ; LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 38 ; 30 ; 1 ; db_e1hrrst ; output ; LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 39 ; 31 ; 1 ; aes_nrst ; output ; LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 40 ; 32 ; 1 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 41 ; 33 ; 1 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 42 ; 34 ; 1 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 43 ; 35 ; 1 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 44 ; 36 ; 1 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 45 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 46 ; ; ; GNDIO ; gnd ; ; ; -- ; ; -- ; -- ;
; 47 ; 37 ; 1 ; fpga_rst ; output ; LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 48 ; 38 ; 1 ; clk_10m_out ; output ; LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 49 ; 39 ; 1 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 50 ; 40 ; 1 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 51 ; 41 ; 1 ; adreset_fpga ; input ; LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 52 ; 42 ; 2 ; txenable_in ; input ; LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 53 ; 43 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 54 ; 44 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
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