mux.v

verilog HDL 基础实验源码

/*
多路选择器，a为1则选择b，为0则选择c，结果输出到数码管显示
*/
module mux(a,b,c,d,en);

input a;
input[2:0]b;
input[2:0]c;
output[7:0] d;
reg[7:0] d;
output en;

wire[3:0] d_tmp;

assign en=0;

assign d_tmp=a? b:c;

always@(d_tmp)
begin
	case(d_tmp)
		4'b0000:
			d=8'b0000_0011;
		4'b0001:
			d=8'b1001_1111;
		4'b0010:
			d=8'b0010_0101;
		4'b0011:
			d=8'b0000_1101;
		4'b0100:
			d=8'b1001_1001;
		4'b0101:
			d=8'b0100_1001;
		4'b0110:
			d=8'b0100_0001;
		4'b0111:
			d=8'b0001_1111;
		4'b1000:
			d=8'b0000_0001;
		4'b1001:
			d=8'b0001_1001;
		4'b1010:
			d=8'b0001_0001;
		4'b1011:
			d=8'b1100_0001;
		4'b1100:
			d=8'b0110_0011;
		4'b1101:
			d=8'b1000_0101;
		4'b1110:
			d=8'b0110_0001;
		4'b1111:
			d=8'b0111_0001;
	 endcase
end
endmodule