half_clk.v

来自「it about using veriolog complement some 」· Verilog 代码 · 共 33 行

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//copyright 2007, DTK
//all right reserved
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//project name: : test2
//filename    : file_half_clk
//author      : wangyang
//data        : 2007/8/2
//version     : 1.0
//
//module name : module_half_clk
//abstract     : half_clk
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//modification history
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//&Log&
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module half_clk(Reset,Clk_in,Clk_out);
input Reset;
input Clk_in;
output Clk_out;
wire Reset;
wire Clk_in;
reg Clk_out;

always@(posedge Clk_in)//???????????2??
begin:half_clk
if(!Reset) Clk_out=0;
else Clk_out=~Clk_out;
end
endmodule