div3.hier_info

VHDL实现50％占空比。并且是奇数分频。

|div3
clk => count1[0].CLK
clk => f3.CLK
clk => count1[1].CLK
clk => count2[0].CLK
clk => f4.CLK
clk => count2[1].CLK
f <= f5~0.DB_MAX_OUTPUT_PORT_TYPE
f1 <= f3.DB_MAX_OUTPUT_PORT_TYPE
f2 <= f4.DB_MAX_OUTPUT_PORT_TYPE
f6 <= f6~0.DB_MAX_OUTPUT_PORT_TYPE