clk_gen.v

来自「用ＭＡＴＬＡＢ产生各种时钟信号」· Verilog 代码 · 共 24 行

module clk_gen(
               clk  ,
               rstn ,               
               clk_o
               ) ;
               
input  clk   ;
input  rstn  ;
output clk_o ;

reg[23:0]  count ;
always @(posedge clk or negedge rstn )
if (!rstn )
    count  <= #3 24'h000000 ;
else 
    count  <= #3 count + 24'h389F83 ;
    
wire  clk_o = count[23] ;    
    
endmodule