buffer.v

来自「一个SDH中最基本传输模块STM-1的帧头检测器」· Verilog 代码 · 共 25 行

module buffer(
             //input
             din,
             clk,
             rst_n,
             //output
             dout
             );
             
  input [7:0]   din;
  input         clk;
  input         rst_n;
  
  output [15:0] dout;
  reg    [15:0] dout;
  
  always @(posedge clk or negedge rst_n)
    if(!rst_n)
      dout <= 0;
    else
      dout <= {dout[7:0],din};
      
endmodule