qdd.v

verilog HDL编写的出租车计费系统

module qdd(f20mb,k1,k2,k3,k1o,k2o,k3o);
    input f20mb,k1,k2,k3;
    output k1o,k2o,k3o;
    reg f1,k1o,k2o,k3o,a,b,c;
    integer j;
    always @(posedge f20mb)
         begin        
		if(j==199999)////////------------------------延时10毫秒-----------------------------
               begin j<=0;f1<=~f1;end
           else
                j<=j+1;

		   if(k1==0)//-----------------如果在某时刻检测到开始/暂停键按下，就让a为1
               begin a<=1;end
           else
                a<=0;

           if(k2==0)//-----------------如果在某时刻检测到复位键按下，就让b为1
               begin b<=1;end
           else
                b<=0;
			
			if(k3==0)//-----------------如果在某时刻检测到复位键按下，就让b为1
               begin c<=1;end
           else
                c<=0;
         end 

	always@(posedge f1)
     	begin
         if(a==1)//------------------/延时10毫秒过后，如果a仍然是1，则可以肯定开始/暂停键确实按下了
               begin k1o<=1;end
           else
                k1o<=0;

           if(b==1)//------------------/延时10毫秒过后，如果b仍然是1，则可以肯定复位键确实按下了
               begin k2o<=1;end
           else
                k2o<=0;

			if(c==1)//------------------/延时10毫秒过后，如果b仍然是1，则可以肯定复位键确实按下了
               begin k3o<=1;end
           else
                k3o<=0;
        	 end
endmodule