cnt10.hier_info

用VHDL 语言描述频率计的设计

|CNT10
CLK => SS[2].CLK
CLK => SS[1].CLK
CLK => SS[0].CLK
CLK => OUTY~reg0.CLK
CLK => SS[3].CLK
RST => SS[2].ACLR
RST => SS[1].ACLR
RST => SS[0].ACLR
RST => OUTY~reg0.ACLR
RST => SS[3].ACLR
EN => SS[2].ENA
EN => SS[1].ENA
EN => SS[0].ENA
EN => OUTY~reg0.ENA
EN => SS[3].ENA
OUTX[0] <= SS[0].DB_MAX_OUTPUT_PORT_TYPE
OUTX[1] <= SS[1].DB_MAX_OUTPUT_PORT_TYPE
OUTX[2] <= SS[2].DB_MAX_OUTPUT_PORT_TYPE
OUTX[3] <= SS[3].DB_MAX_OUTPUT_PORT_TYPE
OUTY <= OUTY~reg0.DB_MAX_OUTPUT_PORT_TYPE