📄 almacena2.vhd
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-- Esta entidad se ocupa de almacenar en memoria un bit que recibe como
-- entrada (que indica blanco/negro). Se almacena en un byte para simplificar
-- el acceso a memoria.
-- Se tiene el mismo problema que en el mdulo lectura para la alta impedancia
library ieee;
use ieee.std_logic_1164.all;
use IEEE.std_logic_arith.all;
use IEEE.std_logic_unsigned.all;
entity almacena is
generic (
ancho_dir : integer := 15;
ancho_dat : integer :=8
);
port (
bus_a : out std_logic_vector (ancho_dir-1 downto 0);
bus_d : out std_logic_vector (ancho_dat-1 downto 0);
cs : out std_logic;
oe : out std_logic;
we : out std_logic;
resul: in std_logic;
clk : in std_logic;
reset: in std_logic;
enable: in std_logic;
fin: out std_logic;
finmatriz: out std_logic
);
end almacena;
architecture arte of almacena is
-- se馻les utilizadas para llevar la cuenta de en que direcci髇 vamos
-- a almacenar el dato, tambi閚 nos sirve para saber cuantos elementos
-- llevamos almacenados ya que sabemos el tama駉 de la imagen
signal direc : std_logic_vector (ancho_dir-1 downto 0);
signal direc_sig : std_logic_vector (ancho_dir-1 downto 0);
-- definici髇 de la m醧uina de estados
type estados is (reposo,dirige,escribe,espera);
signal presente,futuro : estados;
-- se馻les para proporciona una se馻l s韓crona de wei, que nos servir
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