count_up_down.v

来自「基于Verilog-HDL的硬件电路的实现 9.7 步进电机的控制 」· Verilog 代码 · 共 24 行

/* 加减法计数器 */

module COUNT_UP_DOWN (CLR, CLK, DIR, Q);
    input   CLR, CLK, DIR;
    output  [1:0] Q;
    reg     [1:0] Q;

    
    always  @(posedge CLK or negedge CLR) 
      begin
       if (!CLR)
            Q=0;
       else 
         begin
          if (!DIR)
               Q=Q+1;
          else 
               Q=Q-1;
         end
      end	
    
endmodule