dec2_4_test.v

来自「基于Verilog-HDL的硬件电路的实现 9.7 步进电机的控制 」· Verilog 代码 · 共 31 行

/* 2-4译码器的顶层模块  */

`timescale 1ps/1ps

module    DEC2_4_TEST;
     reg      [1:0] IN;
     wire     [3:0] OUT;

     DEC2_4  DEC2_4 (IN, OUT);

     initial
        begin
          IN=2'b00; 

          repeat(8)
            begin
             #10  IN=IN+1;
            end

          repeat(8)
            begin
             #10  IN=IN-1;
            end

         #10   $finish;
        end
endmodule