pulse_num_s_test.v

基于Verilog-HDL的硬件电路的实现 9.3 脉冲计数与显示 9.3.1 脉冲计数器的工作原理 9.3.2 计数模块的设计与实现 9.3.3 parameter的使用

/** 对高低电平宽度不相等的脉冲计数 **/

`timescale 1ps / 1ps
						
module PULSE_NUM_S_TEST;
    reg      PULSE;
    reg      CLK, CLR;
    wire     PH;                   
    wire     [3:0] DP;              
    wire     [4:0] LD;              
    wire     [3:0] P; 		
    parameter P_NUM=12;    	
						
    PULSE_NUM_S  PULSE_NUM_S  (PULSE, CLK, CLR, PH, P, DP, LD);

    always #1 CLK=~CLK;
	
    initial
      begin
        PULSE=0; CLR=1; CLK=0;
        #0.5 CLR=0; 
        #1 CLR=1; 

        repeat (P_NUM)
          begin
          #1  PULSE=1'b1;
          #1  PULSE=1'b0;
          end
        
        #7 $finish;
      end
endmodule