cnt_n_2_test.v

基于Verilog-HDL的硬件电路的实现 9.3 脉冲计数与显示 9.3.1 脉冲计数器的工作原理 9.3.2 计数模块的设计与实现 9.3.3 parameter的使用

/** 产生宽度随机的脉冲序列 **/

`timescale 1ps / 1ps
						
module CNT_N_TEST;		
    reg   P, CLR;
    wire  [16:0] COUNT;      
					
    CNT_N CNT_N  (P, CLR, COUNT);
	
    initial
      begin
        P=0; CLR=1; 
        #1 CLR=0; 
        #1 CLR=1;     

        repeat (40)
           begin
              #1  P={$random} % 7;        
           end
       
        #2 $finish;
      end
endmodule