cnt_n_1_test.v

基于Verilog-HDL的硬件电路的实现 9.3 脉冲计数与显示 9.3.1 脉冲计数器的工作原理 9.3.2 计数模块的设计与实现 9.3.3 parameter的使用

/** 对高低电平宽度不相等的脉冲计数 **/

`timescale 1ps / 1ps
						
module CNT_N_TEST;		
    reg   P, CLR;
    wire  [16:0] COUNT;        
    parameter P_NUM=12, P_ON=1, P_OFF=2;    	
						
    CNT_N CNT_N  (P, CLR, COUNT);
	
    initial
      begin
        P=0; CLR=1;
        #2 CLR=0; 
        #2 CLR=1; 

        repeat (P_NUM)
          begin
            #P_OFF  P=1'b1;
            #P_ON   P=1'b0;
          end
        
        #5 $finish;
      end
endmodule