nx2mult.v

来自「有关于加法器的vhdl编程」· Verilog 代码 · 共 13 行

`define width 8
module Nx2mult (a, b, p);

input  [`width-1:0] a;
input  [1:0] b;
output [`width+1:0] p;

assign p=a*b;

endmodule