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有关于加法器的vhdl编程

VHDL/FPGA/Verilog 9 K 111 次下载 2013-12-21

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9 K

资源分类

VHDL/FPGA/Verilog

上传者

发布时间

2013-12-21 23:11

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111 次

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2 积分

有关于加法器的vhdl编程 - 资源详细说明

有关于加法器的vhdl编程，是用赛灵思的fpga实现的，可以在赛灵思网站上找到更具体的说明

有关于加法器的vhdl编程 - 源码文件列表

本资源包含 14 个源码文件支持在线预览，点击文件名即可查看

1

readme.txt

2

twoscomp.v

3

comparator.v

4

addsub.vhd

5

ldenaddsub.vhd

6

mag_comp_sign.v

7

magcomp.v

8

ldenaddsub.v

9

magcomp.vhd

10

nx2mult.v

11

comparator.vhd

12

nx2mult.vhd

13

addsub.v

14

twoscomp.vhd

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#VHDL #FPGA #加法器 #赛灵思

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