phase_test.smp_dump.txt

来自「verilog编写基于fpga的鉴相器模块」· 文本 代码 · 共 6 行

TXT
6 行
字号 

State Machine - |phase_control|phase_test:inst|state
Name state.COUNT 
state.IDLE 0 
state.COUNT 1

phase_test.smp_dump.txt - 源码说明

本页面展示了「verilog编写基于fpga的鉴相器模块」中的 phase_test.smp_dump.txt 源码文件，采用 文本 编程语言编写，共 6 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

虫虫下载站收录了大量与verilog相关的技术资源，包括源代码、技术文档、电路图等，是电子工程师和嵌入式开发者的专业学习平台。

⌨️ 快捷键说明

复制代码Ctrl + C
搜索代码Ctrl + F
全屏模式F11
增大字号Ctrl + =
减小字号Ctrl + -
显示快捷键?