wed.zsf

来自「verilog编写基于fpga的鉴相器模块」· ZSF 代码 · 共 3 行

ZSF
3 行
字号 
F:/fpga test/校赛(1) 鉴相/phase_test/phase_test.vwf	49687308	51249802	671	1562494	0
F:/fpga test/校赛(1) 鉴相/phase_test/db/phase_test.sim.vwf	24999904	74999712	671	49999808	0

wed.zsf - 源码说明

本页面展示了「verilog编写基于fpga的鉴相器模块」中的 wed.zsf 源码文件，采用 ZSF 编程语言编写，共 3 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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