fdiv.fit.rpt

基于FPGA的多功能数字钟的设计与实现 内附有详尽的Verilog HDL源码

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; Fitter Device Options                                                                  ;
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; Option                                       ; Setting                                 ;
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; Enable user-supplied start-up clock (CLKUSR) ; Off                                     ;
; Enable device-wide reset (DEV_CLRn)          ; Off                                     ;
; Enable device-wide output enable (DEV_OE)    ; Off                                     ;
; Enable INIT_DONE output                      ; Off                                     ;
; Configuration scheme                         ; Passive Serial                          ;
; Reserve all unused pins                      ; As output driving an unspecified signal ;
; Security bit                                 ; Off                                     ;
; Base pin-out file on sameframe device        ; Off                                     ;
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; Fitter Equations ;
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The equations can be found in E:/戴仙金/资料/Verilog书/源代码/wristwatch/fdiv/fdiv.fit.eqn.


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; Pin-Out File ;
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The pin-out file can be found in E:/戴仙金/资料/Verilog书/源代码/wristwatch/fdiv/fdiv.pin.


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; Fitter Resource Usage Summary                      ;
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; Resource                      ; Usage              ;
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; Logic cells                   ; 116 / 128 ( 90 % ) ;
; Registers                     ; 99 / 128 ( 77 % )  ;
; Number of pterms used         ; 352                ;
; User inserted logic elements  ; 0                  ;
; I/O pins                      ; 8 / 68 ( 11 % )    ;
;     -- Clock pins             ; 1 / 2 ( 50 % )     ;
;     -- Dedicated input pins   ; 0 / 2 ( 0 % )      ;
; Global signals                ; 1                  ;
; Shareable expanders           ; 0 / 128 ( 0 % )    ;
; Parallel expanders            ; 17 / 120 ( 14 % )  ;
; Cells using turbo bit         ; 116 / 128 ( 90 % ) ;
; Maximum fan-out node          ; f200hz~reg0        ;
; Maximum fan-out               ; 67                 ;
; Total fan-out                 ; 2628               ;
; Average fan-out               ; 21.19              ;
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; Input Pins                                                                                                                                 ;
+------+-------+----------+-----+-----------------------+--------------------+--------+----------------+--------------+----------------------+
; Name ; Pin # ; I/O Bank ; LAB ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; I/O Standard ; Location assigned by ;
+------+-------+----------+-----+-----------------------+--------------------+--------+----------------+--------------+----------------------+
; clk  ; 83    ; --       ; --  ; 33                    ; 0                  ; yes    ; no             ; TTL          ; Fitter               ;
+------+-------+----------+-----+-----------------------+--------------------+--------+----------------+--------------+----------------------+


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; Output Pins                                                                                                                           ;
+--------+-------+----------+-----+-----------------+----------------+------------+---------------+--------------+----------------------+
; Name   ; Pin # ; I/O Bank ; LAB ; Output Register ; Slow Slew Rate ; Open Drain ; TRI Primitive ; I/O Standard ; Location assigned by ;
+--------+-------+----------+-----+-----------------+----------------+------------+---------------+--------------+----------------------+
; f1hz   ; 8     ; --       ; 1   ; no              ; no             ; no         ; no            ; TTL          ; Fitter               ;
; f200hz ; 31    ; --       ; 3   ; no              ; no             ; no         ; no            ; TTL          ; Fitter               ;
; f60hz  ; 22    ; --       ; 2   ; no              ; no             ; no         ; no            ; TTL          ; Fitter               ;
+--------+-------+----------+-----+-----------------+----------------+------------+---------------+--------------+----------------------+


+-------------------------------------------------------------------------------------------------------+
; All Package Pins                                                                                      ;
+----------+------------+----------+----------------+--------+--------------+---------+-----------------+
; Location ; Pad Number ; I/O Bank ; Pin Name/Usage ; Dir.   ; I/O Standard ; Voltage ; User Assignment ;
+----------+------------+----------+----------------+--------+--------------+---------+-----------------+
; 1        ; 0          ; --       ; GND+           ;        ;              ;         ;                 ;
; 2        ; 1          ; --       ; GND+           ;        ;              ;         ;                 ;
; 3        ; 2          ; --       ; VCCINT         ; power  ;              ; 5.0V    ;                 ;
; 4        ; 3          ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 5        ; 4          ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 6        ; 5          ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 7        ; 6          ; --       ; GND            ; gnd    ;              ;         ;                 ;
; 8        ; 7          ; --       ; f1hz           ; output ; TTL          ;         ; N               ;
; 9        ; 8          ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 10       ; 9          ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 11       ; 10         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 12       ; 11         ; --       ; RESERVED       ;        ;              ;         ;                 ;
; 13       ; 12         ; --       ; VCCIO          ; power  ;              ; 5.0V    ;                 ;
; 14       ; 13         ; --       ; +TDI           ; input  ; TTL          ;         ; N               ;