dcbt_sest.v.bak

47译码器器的verilog源代码,经过编译仿真的

`timescale 1ms/1ms
module decode47_test;
reg D3,D2,D1,D0;
wire a,b,c,d,e,f,g;
parameter delay=100;

decode47 decode47(a,b,c,d,e,f,g,D3,D2,D1,D0);

initial
begin
 D3=0;D2=0;D1=0;D0=0;
#delay D3=0;D2=0;D1=0;D0=1;
#delay D3=0;D2=0;D1=1;D0=0;
#delay D3=0;D2=0;D1=1;D0=1;
#delay D3=0;D2=1;D1=0;D0=0;
#delay D3=0;D2=1;D1=0;D0=1;
#delay D3=0;D2=1;D1=1;D0=1;
#delay D3=1;D2=0;D1=0;D0=0;
#delay D3=1;D2=0;D1=0;D0=1;

end
initial 
begin
$monitor($time,,,);
end
endmodule