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来自「47译码器器的verilog源代码,经过编译仿真的」· Verilog 代码 · 共 23 行

module decode47(A,B,C,D,E,F,G,D3,D2,D1,D0);
output A,B,C,D,E,F,G;
input D3,D2,D1,D0;
reg A,B,C,D,E,F,G,H;
always@(D3,D2,D1,D0)
begin
  case({D3,D2,D1,D0})
      4'd0:{A,B,C,D,E,F,G}=7'b1111110; 
      4'd1:{A,B,C,D,E,F,G}=7'b0110000;
      4'd2:{A,B,C,D,E,F,G}=7'b1101101;
      4'd3:{A,B,C,D,E,F,G}=7'b1111110;
      4'd4:{A,B,C,D,E,F,G}=7'b0110011;
      4'd5:{A,B,C,D,E,F,G}=7'b1011011;
      4'd6:{A,B,C,D,E,F,G}=7'b1011111;
      4'd7:{A,B,C,D,E,F,G}=7'b1110000;
      4'd8:{A,B,C,D,E,F,G}=7'b1111111;
      4'd9:{A,B,C,D,E,F,G}=7'b1111011;
      default:{A,B,C,D,E,F,G}=7'bx;
  endcase
 end
endmodule