teset_sginal3.v

来自「正交信号源的单片机和cpld源码」· Verilog 代码 · 共 24 行

`timescale 1ns/1ps
module test_signal;
reg clk;
reg reset;
reg [7:0]seq_ctrl;
wire [10:0]phase_add1;
wire [10:0]phase_add2;
parameter clk_period=8;

signal test_signal(.clk(clk);
                   .reset(reset);
  				   .seq_ctrl(seq_ctrl);
                   .phase_addr1(phase_add1);
                   .phase_addr2(phase_add2)
				  )
initial
  begin
    clk=0; 
    reset=1;
    #10reset=0;
    #10reset=1;
    phase_addr1=11'b000_0000_0000;
    phase_addr2=11'b000_0000_0000;