testbanche.v

来自「verilog 实现 优化的16位比较器 可以输出大于」· Verilog 代码 · 共 41 行

`timescale 1ns/100ps
 
module testbanch();
reg  [15:0] a;
reg  [15:0] b;
wire o,s;

initial 
  begin 
    a=16'b0;
    b=16'b1;
    #10
    a=16'b0;
    b=16'b0;
    #10
    a=16'b1;
    b=16'b0;    
    #10
    a=16'b01;
    b=16'b10;
    #10
    a=16'b10;
    b=16'b11;
    #10
    a=16'b10;
    b=16'b01; 
    #10
    a=16'b1000000000000001;
    b=16'b0000000000000010;
    #10
    a=16'b1111111111111010;
    b=16'b1011111111111111;
    #10
    a=16'b0010000000000010;
    b=16'b0100000000000000;         
    #10 $stop;
  end
  
COMP16 c(o,s,a,b);
endmodule