_primary.vhd

来自「verilog 实现 优化的16位比较器 可以输出大于」· VHDL 代码 · 共 13 行

library verilog;
use verilog.vl_types.all;
entity ctrl is
    port(
        o               : out    vl_logic;
        s               : out    vl_logic;
        i1_o            : in     vl_logic;
        i1_s            : in     vl_logic;
        i2_o            : in     vl_logic;
        i2_s            : in     vl_logic
    );
end ctrl;