_primary.vhd

来自「verilog 实现 优化的16位比较器 可以输出大于」· VHDL 代码 · 共 10 行

library verilog;
use verilog.vl_types.all;
entity com is
    port(
        y               : out    vl_logic_vector(15 downto 0);
        a               : in     vl_logic_vector(15 downto 0);
        b               : in     vl_logic_vector(15 downto 0)
    );
end com;