dflop.v

强烈推荐下载,verilog状态机实例.可以在modelsim下运行.

module dflop(q,d,clr,clk);
    
    output q;
    input d, clr,clk;
    reg q;
    
    always @(clr)
    if(!clr) assign q=0;
    else deassign q;
    
    always @(negedge clk)
    q=d;
endmodule

module shifter (seri_in,clk,clrb,q);
    input seri_in,clk,clrb;
    output [3:0] q;
    dflop u1(q[0],seri_in,clrb,clk),
          u2(q[1],q[0],clrb,clk),
          u3(q[2],q[1],clrb,clk),
          u4(q[3],q[2],clrb,clk);
  endmodule