_primary.vhd

来自「强烈推荐下载,verilog状态机实例.可以在modelsim下运行.」· VHDL 代码 · 共 11 行

library verilog;
use verilog.vl_types.all;
entity shifter is
    port(
        seri_in         : in     vl_logic;
        clk             : in     vl_logic;
        clrb            : in     vl_logic;
        q               : out    vl_logic_vector(3 downto 0)
    );
end shifter;