test.v.bak

强烈推荐下载,verilog状态机实例.可以在modelsim下运行.

`timescale 10 ns/1 ps
module test;
    wire [3:0] q;
    reg seri_in;
    reg clk;
    reg clrb;
    
    shifter unit1(seri_in,clk,clrb,q);
    
    initial
    begin
        seri_in=0;
        #25 seri_in=1;
        #45 seri_in=0;
        #503 seri_in=1;
        #510 seri_in=0;
        
    end
    
    initial
    begin
        clrb=0;
        #400 clrb=1;
    end
    initial
    begin
        clk=0;
        forever
        #20 clk=~clk;
    end
endmodule