key_scan1.hier_info

用verilog实现的四乘四键盘程序,在Quartus II上编译通过并成功

|key_scan1
com_dec_bit[0] <= com_digit:54.com_dec_bit[0]
com_dec_bit[1] <= com_digit:54.com_dec_bit[1]
com_dec_bit[2] <= com_digit:54.com_dec_bit[2]
com_dec_bit[3] <= com_digit:54.com_dec_bit[3]
com_dec_bit[4] <= com_digit:54.com_dec_bit[4]
com_dec_bit[5] <= com_digit:54.com_dec_bit[5]
clk_in => div_clk:inst3.clk_in
rst => div_clk:inst3.rst
rst => cout6:inst2.rst
scan_out[0] <= key_scan:inst.scan_out[0]
scan_out[1] <= key_scan:inst.scan_out[1]
scan_out[2] <= key_scan:inst.scan_out[2]
scan_out[3] <= key_scan:inst.scan_out[3]
diny1 => qudou:6.diny
diny2 => qudou:10.diny
diny3 => qudou:11.diny
diny4 => qudou:13.diny
segment[0] <= decode47:37.segment[0]
segment[1] <= decode47:37.segment[1]
segment[2] <= decode47:37.segment[2]
segment[3] <= decode47:37.segment[3]
segment[4] <= decode47:37.segment[4]
segment[5] <= decode47:37.segment[5]
segment[6] <= decode47:37.segment[6]


|key_scan1|com_digit:54
com_dec_bit[0] <= Decoder~0.DB_MAX_OUTPUT_PORT_TYPE
com_dec_bit[1] <= Decoder~0.DB_MAX_OUTPUT_PORT_TYPE
com_dec_bit[2] <= Decoder~0.DB_MAX_OUTPUT_PORT_TYPE
com_dec_bit[3] <= Decoder~0.DB_MAX_OUTPUT_PORT_TYPE
com_dec_bit[4] <= Decoder~0.DB_MAX_OUTPUT_PORT_TYPE
com_dec_bit[5] <= reduce_or~0.DB_MAX_OUTPUT_PORT_TYPE
comcnt[0] => Decoder~0.IN2
comcnt[1] => Decoder~0.IN1
comcnt[2] => Decoder~0.IN0


|key_scan1|cout6:inst2
out[0] <= out[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
out[1] <= out[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
out[2] <= out[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
clk => out[1]~reg0.CLK
clk => out[0]~reg0.CLK
clk => out[2]~reg0.CLK
rst => out~3.OUTPUTSELECT
rst => out~4.OUTPUTSELECT
rst => out~5.OUTPUTSELECT


|key_scan1|div_clk:inst3
clk_200hz <= clk_200hz~reg0.DB_MAX_OUTPUT_PORT_TYPE
clk_scan <= clk_scan~reg0.DB_MAX_OUTPUT_PORT_TYPE
clk_in => i[31].CLK
clk_in => i[30].CLK
clk_in => i[29].CLK
clk_in => i[28].CLK
clk_in => i[27].CLK
clk_in => i[26].CLK
clk_in => i[25].CLK
clk_in => i[24].CLK
clk_in => i[23].CLK
clk_in => i[22].CLK
clk_in => i[21].CLK
clk_in => i[20].CLK
clk_in => i[19].CLK
clk_in => i[18].CLK
clk_in => i[17].CLK
clk_in => i[16].CLK
clk_in => i[15].CLK
clk_in => i[14].CLK
clk_in => i[13].CLK
clk_in => i[12].CLK
clk_in => i[11].CLK
clk_in => i[10].CLK
clk_in => i[9].CLK
clk_in => i[8].CLK
clk_in => i[7].CLK
clk_in => i[6].CLK
clk_in => i[5].CLK
clk_in => i[4].CLK
clk_in => i[3].CLK
clk_in => i[2].CLK
clk_in => i[1].CLK
clk_in => i[0].CLK
clk_in => clk_200hz~reg0.CLK
rst => k[30].ACLR
rst => k[29].ACLR
rst => k[28].ACLR
rst => k[27].ACLR
rst => k[26].ACLR
rst => k[25].ACLR
rst => k[24].ACLR
rst => k[23].ACLR
rst => k[22].ACLR
rst => k[21].ACLR
rst => k[20].ACLR
rst => k[19].ACLR
rst => k[18].ACLR
rst => k[17].ACLR
rst => k[16].ACLR
rst => k[15].ACLR
rst => k[14].ACLR
rst => k[13].ACLR
rst => k[12].ACLR
rst => k[11].ACLR
rst => k[10].ACLR
rst => k[9].ACLR
rst => k[8].ACLR
rst => k[7].ACLR
rst => k[6].ACLR
rst => k[5].ACLR
rst => k[4].ACLR
rst => k[3].ACLR
rst => k[2].ACLR
rst => k[1].ACLR
rst => k[0].PRESET
rst => k[31].ACLR


|key_scan1|key_scan:inst
scan_out[0] <= Decoder~0.DB_MAX_OUTPUT_PORT_TYPE
scan_out[1] <= Decoder~0.DB_MAX_OUTPUT_PORT_TYPE
scan_out[2] <= Decoder~0.DB_MAX_OUTPUT_PORT_TYPE
scan_out[3] <= Decoder~0.DB_MAX_OUTPUT_PORT_TYPE
qout[0] <= qout[0]$latch.DB_MAX_OUTPUT_PORT_TYPE
qout[1] <= qout[1]$latch.DB_MAX_OUTPUT_PORT_TYPE
qout[2] <= qout[2]$latch.DB_MAX_OUTPUT_PORT_TYPE
qout[3] <= qout[3]$latch.DB_MAX_OUTPUT_PORT_TYPE
retn_in0 => reduce_nor~1.IN3
retn_in0 => retn_out~6.OUTPUTSELECT
retn_in0 => retn_out~7.OUTPUTSELECT
retn_in1 => reduce_nor~1.IN2
retn_in1 => retn_out~4.OUTPUTSELECT
retn_in1 => retn_out~5.OUTPUTSELECT
retn_in2 => reduce_nor~1.IN1
retn_in2 => retn_out~2.OUTPUTSELECT
retn_in2 => retn_out~3.OUTPUTSELECT
retn_in3 => reduce_nor~1.IN0
retn_in3 => retn_out~0.OUTPUTSELECT
retn_in3 => retn_out~1.OUTPUTSELECT
clk_scan => retn_out[0].CLK
clk_scan => q[1].CLK
clk_scan => q[0].CLK
clk_scan => retn_out[1].CLK
int <= reduce_nor~1.DB_MAX_OUTPUT_PORT_TYPE


|key_scan1|qudou:6
qout <= 19.DB_MAX_OUTPUT_PORT_TYPE
diny => d:17.din
clk => d:17.clk
clk => d:18.clk


|key_scan1|qudou:6|d:17
q <= q~reg0.DB_MAX_OUTPUT_PORT_TYPE
din => q~reg0.DATAIN
clk => q~reg0.CLK


|key_scan1|qudou:6|d:18
q <= q~reg0.DB_MAX_OUTPUT_PORT_TYPE
din => q~reg0.DATAIN
clk => q~reg0.CLK


|key_scan1|qudou:10
qout <= 19.DB_MAX_OUTPUT_PORT_TYPE
diny => d:17.din
clk => d:17.clk
clk => d:18.clk


|key_scan1|qudou:10|d:17
q <= q~reg0.DB_MAX_OUTPUT_PORT_TYPE
din => q~reg0.DATAIN
clk => q~reg0.CLK


|key_scan1|qudou:10|d:18
q <= q~reg0.DB_MAX_OUTPUT_PORT_TYPE
din => q~reg0.DATAIN
clk => q~reg0.CLK


|key_scan1|qudou:11
qout <= 19.DB_MAX_OUTPUT_PORT_TYPE
diny => d:17.din
clk => d:17.clk
clk => d:18.clk


|key_scan1|qudou:11|d:17
q <= q~reg0.DB_MAX_OUTPUT_PORT_TYPE
din => q~reg0.DATAIN
clk => q~reg0.CLK


|key_scan1|qudou:11|d:18
q <= q~reg0.DB_MAX_OUTPUT_PORT_TYPE
din => q~reg0.DATAIN
clk => q~reg0.CLK


|key_scan1|qudou:13
qout <= 19.DB_MAX_OUTPUT_PORT_TYPE
diny => d:17.din
clk => d:17.clk
clk => d:18.clk


|key_scan1|qudou:13|d:17
q <= q~reg0.DB_MAX_OUTPUT_PORT_TYPE
din => q~reg0.DATAIN
clk => q~reg0.CLK


|key_scan1|qudou:13|d:18
q <= q~reg0.DB_MAX_OUTPUT_PORT_TYPE
din => q~reg0.DATAIN
clk => q~reg0.CLK


|key_scan1|decode47:37
segment[0] <= reduce_or~6.DB_MAX_OUTPUT_PORT_TYPE
segment[1] <= reduce_or~5.DB_MAX_OUTPUT_PORT_TYPE
segment[2] <= reduce_or~4.DB_MAX_OUTPUT_PORT_TYPE
segment[3] <= reduce_or~3.DB_MAX_OUTPUT_PORT_TYPE
segment[4] <= reduce_or~2.DB_MAX_OUTPUT_PORT_TYPE
segment[5] <= reduce_or~1.DB_MAX_OUTPUT_PORT_TYPE
segment[6] <= reduce_or~0.DB_MAX_OUTPUT_PORT_TYPE
dec[0] => Decoder~0.IN3
dec[1] => Decoder~0.IN2
dec[2] => Decoder~0.IN1
dec[3] => Decoder~0.IN0


|key_scan1|mux6_1:53
qout[0] <= Select~3.DB_MAX_OUTPUT_PORT_TYPE
qout[1] <= Select~2.DB_MAX_OUTPUT_PORT_TYPE
qout[2] <= Select~1.DB_MAX_OUTPUT_PORT_TYPE
qout[3] <= Select~0.DB_MAX_OUTPUT_PORT_TYPE
cnt0[0] => Select~3.IN2
cnt0[1] => Select~2.IN2
cnt0[2] => Select~1.IN2
cnt0[3] => Select~0.IN2
cnt1[0] => Select~3.IN3
cnt1[1] => Select~2.IN3
cnt1[2] => Select~1.IN3
cnt1[3] => Select~0.IN3
cnt2[0] => Select~3.IN4
cnt2[1] => Select~2.IN4
cnt2[2] => Select~1.IN4
cnt2[3] => Select~0.IN4
cnt3[0] => Select~3.IN5
cnt3[1] => Select~2.IN5
cnt3[2] => Select~1.IN5
cnt3[3] => Select~0.IN5
cnt4[0] => Select~3.IN6
cnt4[1] => Select~2.IN6
cnt4[2] => Select~1.IN6
cnt4[3] => Select~0.IN6
cnt5[0] => Select~3.IN7
cnt5[1] => Select~2.IN7
cnt5[2] => Select~1.IN7
cnt5[3] => Select~0.IN7
sel[0] => Decoder~0.IN2
sel[1] => Decoder~0.IN1
sel[2] => Decoder~0.IN0


|key_scan1|mux1_6:49
out0[0] <= out0[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
out0[1] <= out0[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
out0[2] <= out0[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
out0[3] <= out0[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
out1[0] <= out1[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
out1[1] <= out1[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
out1[2] <= out1[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
out1[3] <= out1[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
out2[0] <= out2[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
out2[1] <= out2[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
out2[2] <= out2[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
out2[3] <= out2[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
out3[0] <= out3[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
out3[1] <= out3[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
out3[2] <= out3[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
out3[3] <= out3[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
out4[0] <= out4[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
out4[1] <= out4[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
out4[2] <= out4[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
out4[3] <= out4[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
out5[0] <= out5[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
out5[1] <= out5[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
out5[2] <= out5[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
out5[3] <= out5[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
in[0] => out0[0]~reg0.DATAIN
in[1] => out0[1]~reg0.DATAIN
in[2] => out0[2]~reg0.DATAIN
in[3] => out0[3]~reg0.DATAIN
int0 => out5[2]~reg0.CLK
int0 => out5[1]~reg0.CLK
int0 => out5[0]~reg0.CLK
int0 => out4[3]~reg0.CLK
int0 => out4[2]~reg0.CLK
int0 => out4[1]~reg0.CLK
int0 => out4[0]~reg0.CLK
int0 => out3[3]~reg0.CLK
int0 => out3[2]~reg0.CLK
int0 => out3[1]~reg0.CLK
int0 => out3[0]~reg0.CLK
int0 => out2[3]~reg0.CLK
int0 => out2[2]~reg0.CLK
int0 => out2[1]~reg0.CLK
int0 => out2[0]~reg0.CLK
int0 => out1[3]~reg0.CLK
int0 => out1[2]~reg0.CLK
int0 => out1[1]~reg0.CLK
int0 => out1[0]~reg0.CLK
int0 => out0[3]~reg0.CLK
int0 => out0[2]~reg0.CLK
int0 => out0[1]~reg0.CLK
int0 => out0[0]~reg0.CLK
int0 => out5[3]~reg0.CLK