add_half.v

来自「Systemverilog 编写的贩卖机代码」· Verilog 代码 · 共 7 行

7 行

module Add_half_0_delay(sum,c_out,a,b);
	output		sum,c_out;
	input			a,b;
	xor				M1(sum,a,b);
	and				M2(c_out,a,b);
endmodule

add_half.v - 源码说明

本页面展示了「Systemverilog 编写的贩卖机代码」中的 add_half.v 源码文件，采用 Verilog 编程语言编写，共 7 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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