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计算器芯片的verilog实现代码！ 时序仿真成功

module APPORTIONMENT( output reg [5:0] advance_op_reg ,
											output reg [31:0] op_fifo , advance_imd_reg, reg
											output reg [1:0] control =00 ,
											output reg [4:0] result,
  										input  [31:0] key_reg ,
											input  [5:0] op_reg ,
											input reg [4:0] release_reg1 , release_reg2,
											input result_control ,
											input hold);
	
	reg[31:0] key_reg_in ;
	reg[5:0] op_reg_in ;
	
	reg[31:0] list_reg ;
	reg[4:0] x ;
	
	reg[31:0] Ireg [31:0] ;
	
		always 
			if(hold=1)
				begin
					key_reg_in=key_reg;
					op_reg_in=op_reg;
				end 

		always
			begin
				list_reg [release_reg1]=0;
				list_reg [release_reg2]=0;
				list_reg [result]=1;
			end	
	
		always
			if(list_reg[x])
				x=x+1;
			else
				if((op_reg=10)or                         // +
				   (op_reg=11)or													// -
				   (op_reg=100)or												// *
				   (op_reg=110)or 												// /
				   (op_reg=1)) 
					begin
 						data_reg[x]=key_reg2;
						list_reg[x]=1;
				///...................
				
						
					end
				else	
					begin
						advance_op_reg = op_reg_in ;
						advance_imd_reg = key_reg ;
					  control=01;
						result=x;				  
				///..................
				
					end				 
				
	
endmodule